Đề tài

Thiết kế và hiện thực một số lõi IP chuyên dụng cho các hệ mã công khai và mã dòng thực hiện trên FPGA (KC.01.TN16/11-15)

(KHCN)- Ngày 23/03/2013 tại TP. Hồ Chí Minh, Ban chủ nhiệm Chương trình KC.01/11-15 phối hợp với Văn phòng các Chương trình trọng điểm cấp Nhà nước tổ chức nghiệm thu cấp nhà nước đề tài KH&CN tiềm năng "Thiết kế và hiện thực một số lõi IP chuyên dụng cho các hệ mã công khai và mã dòng thực hiện trên FPGA" (Mã số: KC.01.TN16) do PGS. TS. Nguyễn Đình Thúc - Trường Đại học Khoa học Tự nhiên TP. Hồ Chí Minh làm chủ nhiệm đề tài.

1. Chủ nhiệm đề tài: Nguyễn Đình Thúc

2. Cơ quan chủ trì theo hồ sơ: Trường Đại học khoa học Tự nhiên, Đại học Quốc gia TP. Hồ Chí Minh

3. Cơ quan chủ trì hiện tại: Trường Đại học khoa học Tự nhiên, Đại học Quốc gia TP. Hồ Chí Minh

4. Cơ quan phối hợp thực hiện:

5. Mục tiêu thực hiện:

- Mục tiêu tổng quát:
(Trình bày ngắn gọn dự kiến mục tiêu cần đạt khi kết thúc)
Dựa trên các kết quả nghiên cứu về mã hóa-mật mã và các cách tấn công trên các hệ mã phổ biến hiện nay (RSA, ZUC), đề tài nghiên cứu nhị phân hóa và cải tiến các thuật toán liên quan nhằm tăng tốc độ xử lý của hệ mã và tăng tính an toàn cho các hệ mã.
Từ các kết quả nghiên cứu lý thuyết và thuật toán đó, đề tài thiết kế và hiện thực các lõi IP chuyên dụng cho mã hóa – mật mã thực hiện trên FPGA (FCC – FPGA Crypto Coprocessor) nhằm phục vụ các ứng dụng liên quan đến an ninh thông tin. Đặc biệt, nghiên cứu chú trọng đến các thiết bị có năng lực thấp (bao gồm cả năng lực tính toán lẫn năng lượng).

- Mục tiêu cụ thể: Chi tiết hoá mục tiêu tổng quát

1. Cải tiến và nhị phân hóa các thuật toán chính:
• Thuật toán nhân modulo
• Thuật toán luỹ thừa modulo
• Các thuật toán phụ trợ (tính nghịch đảo modulo, sinh khóa an toàn,…)
• Thuật toán phát sinh khoá mạnh cho mã dòng: xây dựng một S-Box phát sinh khoá ngẫu nhiên và dài để tăng tính an toàn và chống lại các cơ chế tấn công hiện nay, đặc biệt tấn công tuyến tính và tấn công sai phân. Lưu ý S-Box là thành phần phi tuyến duy nhất trong các hệ mã dòng (cũng như mã đối xứng AES). Việc xây dựng được S-Box tốt đả bảo khả năng kháng các tấn công hiện đại là tấn công tuyến tính và tấn công sai phân.

Để đánh giá hiệu quả các cải tiến của đề tài, nhóm sẽ tiến đánh giá các như sau:
• Về tốc độ: tiến hành thử nghiệm trên ứng dụng. Cụ thể, nhóm tiến hành thực nghiệm xây dựng một ứng dụng chiếu phim với trường hợp có mã hoá và không có mã hoá để so sánh tốc độ chiếu phim gốc (không mã hoá) với tốc độ chiếu phim đã mã hóa (bằng thuật toán do nhóm cải tiến và thuật toán chưa được cải tiến). Thực nghiệm này nhằm hướng sản phẩm vào ứng dụng truyền hình thu phí (và các dịch giải trí tương tự khác). Thực nghiệm thứ 2 xây dựng hệ thống thoại âm có bảo mật (secure voice chat). Thực nghiệm này nhắm đến các ứng dụng điện thoại sau này.
• Về độ an toàn: nhóm tiến hành phân tích lý thuyết và thực hiện các tấn công bằng các công cụ có sẵn trên mạng.

2. Thiết kế và hiện thực 3 lõi chính trên một kiến trúc FPGA hợp nhất gồm:
• MAP Coprocessor: IP chuyên thực hiện các phép số học modulo cũng như các vấn đề liên quan đến số nguyên tố.
• RSA Coprocessor: IP chuyên dụng thực hiện mã/giải mã khóa công khai RSA (Rivest – Shamir – Adleman).
• ZUC Coprocessor: IP chuyên dụng thực hiện mã/giả mã khóa đối xứng theo phương thức mã dòng (stream cipher).

Nhóm nghiên cứu thiết kế và thực hiện các lõi IP trên với các tính chất sau:
• Tốc độ hoạt động 200 ~ 400 Mbps
• IP được thiết kế dùng ngôn ngữ Verilog HDL và có thể tổng hợp trên FPGA hay chuyển sang ASIC
• Sản phẩm kèm theo đầy đủ các thông tin: các khối chức năng giao tiếp, tài liệu hướng dẫn sử dụng.
• Có đầy đủ các bộ kiểm tra (TestBench Test Vector, TestCase).

IP được thiết kế bởi nhóm sẽ được so sánh đánh giá với một số IP được phát triển trên thị trường nước ngoài (hiện nay trong nước chưa có) về các tính chất sau: Hiệu quả bảo mật, tốc độ, tài nguyên sử dụng, linh hoạt trong các giao tiếp với các vi xử lý và khả năng ứng dụng. Ví dụ so sánh với IP của RSA1-E: IP thiết kế sẽ có kính thước khoảng 10K - 20K ASIC Gate (lưu ý là sẽ thay đổi tùy theo cấu hình cho core), sẽ có thể thay đổi cấu hình theo người sử dụng, có khả năng giao tiếp dễ dàng với các vi xử lý và có thể tổng hợp trên FPGA và thêm khả năng tích hợp vào SoPC của Altera (với các DMA) mà RSA1-E chưa có. Cũng lưu ý là sản phẩm là bộ tích hợp 2 hệ mã RSA và ZUC trong cùng một chip, do đó có thể đáp ứng đầy đủ các yêu cầu về an ninh thông tin.

6. Các sản phẩm chính:
1. Các lõi IP chuyên dụng thực hiện trên FPGA:
(i) MAP Coprocessor (lõi chuyên dụng thực hiện các phép toán số học, (ii) RSA Coprocessor (lõi chuyên dụng thực hiện mã công khai và (iii) ZUC Coprocessor (lõi chuyên dụng thực hiện mã dòng)
2. Qui trình thiết kế lõi các IP.

7. Thời gian thực hiện: 01/01/2012 - 01/12/2012

8. Đánh giá
    Hội đồng nghiệm thu đề nghị Bộ KH&CN xem xét, công nhận kết quả đánh giá đề tài và kiến nghị đề tài chỉnh sửa lại báo cáo theo ý kiến của các thành viên Hội đồng.
    Kết quả đánh giá: điểm trung bình: 61; xếp loại: Trung bình.

TH

Thông tin website

Chuyên trang Bản tin khoa học công nghệ.
Thực hiện : Phòng Khoa học - Công nghệ, Trung Tâm CNTT, BộVăn hoá,Thể thao & Du lịch.
Người chịu trách nhiệm chính: Nguyễn Thanh Liêm - Giám đốc.

Địa chỉ: Ngõ 2 số 20, Vân Hồ, Hoa Lư, Hà Nội;
Tel: 0243 9745845
Email: khoahoccongnghe@cinet.gov.vn
Ghi rõ nguồn khi phát lại thông tin từ website này.

Liên hệ Tòa soạn